HDL(Hardware Description Language)，是硬件描述語(yǔ)言。顧名思義，硬件描述語(yǔ)言就是指對硬件電路進(jìn)行行為描述、寄存器傳輸描述或者結構化描述的一種新興語(yǔ)言。HDL文本輸入硬件描述語(yǔ)言是用文本的形式描述硬件電路的功能，信號連接關(guān)系以及時(shí)序關(guān)系。它雖然沒(méi)有圖形輸入那么直觀(guān)，但功能更強，可以進(jìn)行大規模，多個(gè)芯片的數字系統的設計。常用的HDL有ABEL，VHDL和Verilog HDL等。
VHDL全名Very-High-Speed Integrated Circuit HardwareDescription Language,是一種用于電路設計的高級語(yǔ)言。它在80年代的后期出現。最初是由美國國防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設計的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設計語(yǔ)言 。VHDL翻譯成中文就是超高速集成電路硬件描述語(yǔ)言，主要是應用在數字電路的設計中。目前，它在中國的應用多數是用在FPGA/CPLD/EPLD的設計中。當然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設計ASIC。
VHDL主要用于描述數字系統的結構，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類(lèi)似于一般的計算機高級語(yǔ)言。VHDL的程序結構特點(diǎn)是將一項工程設計，或稱(chēng)設計實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統）分成外部（或稱(chēng)可視部分,及端口)和內部（或稱(chēng)不可視部分），既涉及實(shí)體的內部功能和算法完成部分。在對一個(gè)設計實(shí)體定義了外部界面后，一旦其內部開(kāi)發(fā)完成后，其他的設計就可以直接調用這個(gè)實(shí)體。這種將設計實(shí)體分成內外部分的概念是VHDL系統設計的基本點(diǎn)。
· VHDL
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VHDL 程序舉例
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Verilog HDL和VHDL的比較